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【論文集錦】基于Xilinx FPGA的《電子技術應用》優秀論文集錦

日期： 2018-12-17

作者：《電子技術應用》

關鍵詞： FPGA Xilinx 數據中心 ACAP平臺 AI

Xilinx作為FPGA的發明者，創新的基因代代相傳。

20多年前，Xilinx創立的無生產線(Fabless)模式可以說是對半導體產業最大的貢獻。創新，讓Xilinx擁有全球一半以上的市場，提供90%的高端FPGA產品。

在2018年10月XDF北京站上，Xilinx又一次宣布調整產品的架構，從FPGA芯片廠商向平臺廠商轉型，并發布新的平臺——ACAP（Adaptive Compute Acceleration Platform，自適應計算加速平臺）以迎接數據中心、AI帶來的新機遇。

小編整理了《電子技術應用》近來刊登的基于Xilinx FPGA的技術應用論文，歡迎相關領域研究者參考借鑒！

1、基于FPGA的SRRC濾波及多速率變換

摘要： 為消除通信系統中的碼間串擾，提高頻帶利用率，常采用平方根升余弦濾波器來實現基帶信號的成形濾波處理；為實現不同符號率的信號在通信系統中的高速率傳輸，常采用數字信號處理中的多速率變換技術提高數字信號的采樣率。采用平方根升余弦濾波器及半帶、CIC、Farrow濾波器級聯，基于FPGA實現了一種多速率變換模塊。該模塊能夠實現任意倍數的上采樣變換，且通過在線重載升余弦滾降系數，及CIC濾波器、Farrow濾波器上采樣倍數，有效節約了FPGA內部資源。在ISE平臺采用Verilog編程及IP核調用實現了該SRRC濾波及多速率變換模塊，并給出了ModelSim仿真波形及實驗結果，驗證了其升余弦滾降及變速率特性，有效消除了碼間干擾，提高頻帶利用率。其實現方式簡單、高效。

全文鏈接：http://www.viuna.cn/article/3000091841

中文引用格式： 楊陽，閆崢，劉民偉，等. 基于FPGA的SRRC濾波及多速率變換[J].電子技術應用，2018，44(10)：41-44.
英文引用格式： Yang Yang，Yan Zheng，Liu Minwei，et al. A Realization of SRRC filter and multi-rate conversion based on FPGA[J]. Application of Electronic Technique，2018，44(10)：41-44.

2、基于FPGA的DDR3六通道讀寫防沖突設計

摘要： 為了解決期貨行情數據加速處理中多個通道同時訪問DDR3時出現的數據讀寫沖突問題，實現了一種基于FPGA的DDR3六通道讀寫防沖突設計,完成了對單片DDR3內存條的多通道實時訪問控制需求。通過ChipScope工具采樣結果證明了設計的可行性，提高了并行處理的速度，極大程度地降低了期貨行情數據處理中行情計算的時間開銷，最高通道速率可達5.0 GB/s以上，帶寬利用率可達80%以上，在多通道數據讀寫應用中具有很高的實用價值。

全文鏈接：http://www.viuna.cn/article/3000086048

中文引用格式： 張鳳麒，張延彬，王忠勇. 基于FPGA的DDR3六通道讀寫防沖突設計[J].電子技術應用，2018，44(7)：68-71，80.
英文引用格式： Zhang Fengqi，Zhang Yanbin，Wang Zhongyong. Anti-conflict design for reading and writing of DDR3 six channels based on FPGA[J]. Application of Electronic Technique，2018，44(7)：68-71，80.

3、基于FPGA的HEVC感興趣區域編碼算法研究與設計

摘要： 為了在保證視頻質量的前提下降低視頻編碼碼率，基于FPGA并行處理和HEVC視頻分塊編碼的特點，提出一種基于塊匹配的高斯背景建模-感興趣區域(ROI)映射算法，并用于HEVC視頻編碼。通過基于塊匹配的高斯方法建立背景幀后，利用SAD判別準則對視頻幀的編碼塊進行二分類，進而映射到編碼樹單元(CTU)；然后根據率失真特性對ROI區域和非ROI區域的量化參數進行自適應調整，并進入后續的HEVC編碼過程。實驗結果表明，在FPGA平臺上該算法運行速度高達22 fps@ 1080 p；建模后提取的ROI映射CTU區域變質量編碼可得到平均約10%的碼率節省，視頻質量保持穩定。

全文鏈接：http://www.viuna.cn/article/3000085831

中文引用格式： 李申，嚴偉，夏珺，等. 基于FPGA的HEVC感興趣區域編碼算法研究與設計[J].電子技術應用，2018，44(7)：52-55.
英文引用格式： Li Shen，Yan Wei，Xia Jun，et al. Study and design of region of interest encoding algorithm for HEVC based on FPGA[J]. Application of Electronic Technique，2018，44(7)：52-55.

4、基于三層級低開銷的FPGA多比特翻轉緩解技術

摘要： 商用現貨型FPGA被認為是解決目前空間應用對處理能力需求不斷增加的唯一途徑，由于其對多比特翻轉的敏感性，需要針對空間應用的單粒子效應采取專門的設計加固技術。提出了基于用戶邏輯層、配置存儲器層和控制層3個層級的容錯技術框架。在用戶邏輯層，提出了一種新型的低開銷的FTR策略用于用戶邏輯的錯誤檢測；在配置存儲器級，提出了基于模塊和幀的動態部分可重構策略用于處理配置存儲器的錯誤；在控制級，以Xilinx ZYNQ片上系統型FPGA為目標，利用其嵌入的硬核處理器進行基于檢查點和卷回體制的電路狀態保存和恢復。整個容錯技術框架在7級流水的LEON3開源器處理器中進行了故障注入的試驗驗證，試驗結果顯示在增加85%的LUT資源和125%的觸發器資源使用條件下，99.997%注入的故障得到了及時糾正。

全文鏈接：http://www.viuna.cn/article/3000080387

中文引用格式： 張小林，丁磊，顧黎明. 基于三層級低開銷的FPGA多比特翻轉緩解技術[J].電子技術應用，2018，44(4)：61-64，68.
英文引用格式： Zhang Xiaolin，Ding Lei，Gu Liming. Three abstraction levels based low overhead scheme of multiple bit upsets mitigation for FPGA[J]. Application of Electronic Technique，2018，44(4)：61-64，68.

5、基于RO電路變化PUF的FPGA實現

摘要： 現代密碼協議規定只有授權參與者才可以獲得密鑰和訪問信息的權限。然而，通過侵入系統泄露密碼的方法層出不窮，給現代信息安全造成嚴重的威脅。對此問題，PUF不可克隆的優點，為信息安全提供了進一步的保障。例如：RO PUF、Arbiter PUF、SRAM PUF。通過把物理信息集成到電路設計從而實現PUF的設計，與現有RO PUF相比，PISO移位寄存器的運用減少了更多的硬件資源。由4位激勵能夠產生16位隨機響應，大大增加了激勵響應對的數目，而且通過FPGA測得內部漢明距離是符合要求的。

全文鏈接：http://www.viuna.cn/article/3000082241

中文引用格式： 李雪營，李磊，胡劍浩，等. 基于RO電路變化PUF的FPGA實現[J].電子技術應用，2018，44(5)：39-42.
英文引用格式： Li Xueying，Li Lei，Hu Jianhao，et al. Implementation of PUF based on RO circuit[J]. Application of Electronic Technique，2018，44(5)：39-42.

6、一種基于FPGA的低功耗高速解碼器設計

摘要： 針對傳統編解碼算法復雜度高、不易擴展等問題，對自編碼神經網絡前向傳播算法和結構進行了研究，提出了一種以自編碼神經網絡為編解碼算法，以FPGA為實現平臺的低功耗高速解碼器系統。該系統實現了字符的編解碼，同時可被應用于各種多媒體信息的編解碼。通過ModelSim仿真，Xilinx ISE實現后進行硬件實測，對計算精度、資源消耗、計算速度和功耗等進行分析。實驗測試結果表明，所設計的解碼器能夠正確完成數據解碼功能，算法簡潔高效，擴展能力強，系統具有低功耗、速度快等特點，可廣泛應用于各種低功耗、便攜式產品。

全文鏈接：http://www.viuna.cn/article/3000080146

中文引用格式： 周松江，李圣辰，劉明. 一種基于FPGA的低功耗高速解碼器設計[J].電子技術應用，2018，44(4)：27-32.
英文引用格式： Zhou Songjiang，Li Shengchen，Liu Ming. A low power and high speed decoder design based on FPGA[J]. Application of Electronic Technique，2018，44(4)：27-32.

7、基于分數低階協方差譜的頻譜感知算法研究及其FPGA實現

摘要： 在對非高斯噪聲情況下主用戶頻譜感知問題的理論研究之上，采用α穩定分布模型描述認知通信系統的非高斯噪聲，給出了一種基于分數低階協方差的感知方法，并采用分數低階協方差譜對α穩定分布噪聲下的主用戶信號進行了譜估計,較好地解決了在非高斯噪聲情況下傳統的功率譜估計性能失效的問題。在此基礎上針對FPGA的特性，進一步優化了算法，在FPGA上設計并實現了基于該算法的感知系統。系統利用FPGA產生中心頻率為25 MHz、帶寬為12.5 MHz的QPSK信號和特征指數為1的α穩定分布噪聲作為主用戶信號，設計相應的數字信號處理模塊，并在此系統中驗證了基于分數低階協方差的感知方法能夠有效地從α穩定分布噪聲中檢測出主信號的存在。該系統運行穩定，可移植性強，適用于不同的主用戶頻譜檢測方案在此系統上進行實現與驗證。

全文鏈接：http://www.viuna.cn/article/3000078882

中文引用格式： 趙海楊，包亞萍，朱曉梅，等. 基于分數低階協方差譜的頻譜感知算法研究及其FPGA實現[J].電子技術應用，2018，44(3)：43-46.
英文引用格式： Zhao Haiyang，Bao Yaping，Zhu Xiaomei，et al. Research and FPGA implementation of spectrum sensing algorithm based on fractional lower order covariance spectrum[J]. Application of Electronic Technique，2018，44(3)：43-46.

8、基于分段多項式近似的DDFS研究及FPGA實現

摘要： 提出一種直接數字頻率合成器(DDFS)的設計方法，采用分段多項式近似的算法模型代替傳統的查找表方式，實現相位至余弦幅度的映射。選擇擬合余弦函數均方誤差最小的兩段四階偶次冪多項式，使在合成信號的無雜散動態范圍(SFDR)達到最大(94.98 dBc)。然后基于FPGA實現了相幅映射為14位輸入位寬結構的DDFS，對實現該方法定點量化的數字系統進行了分析和優化，結果表明，量化后的DDFS輸出信號幅度的絕對誤差小于2.6×10-4，SFDR約93 dBc，接近理論上的SFDR上界。該研究工作為下一代天基感應式磁力儀的高精度在軌定標信號源提供一種可能的新方法。

全文鏈接：http://www.viuna.cn/article/3000078619

中文引用格式： 韓瀟，曾立，占豐，等. 基于分段多項式近似的DDFS研究及FPGA實現[J].電子技術應用，2018，44(3)：22-25，30.
英文引用格式： Han Xiao，Zeng Li，Zhan Feng，et al. FPGA implementation of a direct digital frequency synthesizer based on piecewise polynomial approximation[J]. Application of Electronic Technique，2018，44(3)：22-25，30.

9、基于前導的OFDM系統信道估計及FPGA實現

摘要： 在分析了802.11a WLAN系統發送與接收機模型基礎上，提出了基于前導的OFDM的信道估計與均衡及FPGA實現的方案，其中包括信道的估計與補償。方案中的各電路模塊使用Verilog HDL語言編寫，并在Xilinx 的編程軟件Vivado 14.2下進行編譯、仿真與綜合。仿真結果表明：電路系統各模塊運行良好，能夠對信道進行估計與補償，符合設計要求。

全文鏈接：http://www.viuna.cn/article/3000077194

中文引用格式： 魏良財，彭端. 基于前導的OFDM系統信道估計及FPGA實現[J].電子技術應用，2018，44(2)：20-22，26.
英文引用格式： Wei Liangcai，Peng Duan. The FPGA implementation of OFDM system on channel estimation and equalization on preamble[J]. Application of Electronic Technique，2018，44(2)：20-22，26.

10、帶通采樣星載AIS非相干接收機的FPGA實現

摘要： 針對星載船舶自動識別系統(AIS)接收機接收信號帶寬窄、多普勒頻偏大，以及系統復雜度要求低的特點，在FPGA上設計了一種帶通采樣的AIS非相干接收機，采用兩級數字下變頻結構來降低FPGA處理壓力，并減少邏輯資源消耗；采用數字鑒頻和低通濾波的方法實現AIS信號的非相干解調。在AD9246+Xilinx xc4vlx80 FPGA的核心板上進行了AIS信號的解調測試，驗證設計的正確性。該設計方案占用資源少，有利于AIS設備的小型化，并降低了硬件成本。

全文鏈接：http://www.viuna.cn/article/3000075993

中文引用格式： 唐然，吳虹，程樹軍，等. 帶通采樣星載AIS非相干接收機的FPGA實現[J].電子技術應用，2018，44(1)：33-36.
英文引用格式： Tang Ran，Wu Hong，Cheng Shujun，et al. FPGA implementation of satellite based AIS non-coherent receiver with bandpass sampling[J]. Application of Electronic Technique，2018，44(1)：33-36.

11、基于FPGA的多模式數字匹配濾波器的設計與實現

摘要： 數字匹配濾波器（DMF）是直接序列擴頻（DSSS）通信系統的關鍵部件，采用FPGA設計數字匹配濾波器可以獲得更高的系統性能。首先介紹了數字匹配濾波器的原理，然后闡述了多模式DMF的設計原理，在同一個直接序列擴頻通信系統的接收端集成多種模式，實現對多種擴頻比擴頻信號的解擴，提高通信系統的性能。在此基礎上，通過MATLAB仿真驗證其有效性，最后給出了FPGA實現的過程和結果。

全文鏈接：http://www.viuna.cn/article/3000074753

中文引用格式： 林鑫. 基于FPGA的多模式數字匹配濾波器的設計與實現[J].電子技術應用，2017，43(12)：13-16.
英文引用格式： Lin Xin. Design and implementation of multi-mode digital matched filter based on FPGA[J].Application of Electronic Technique，2017，43(12)：13-16.

12、基于FPGA的高精度數字程控直流變換器設計

摘要： 精密儀器的快速發展對直流變換器品質提出愈來愈高的要求。為了獲得穩定高性能直流輸出，提出一種以FPGA為核心的數字程控直流變換器。介紹了該變換器的總體方案，給出主要硬件電路和軟件設計。實驗結果表明，該變換器具有輸出精度高、紋波小、穩定性好和可靠性高等特點，能夠滿足電子測量領域的要求。

全文鏈接：http://www.viuna.cn/article/3000074576

中文引用格式： 張根苗，李斌，王群，等. 基于FPGA的高精度數字程控直流變換器設計[J].電子技術應用，2017，43(11)：139-142，146.
英文引用格式： Zhang Genmiao，Li Bin，Wang Qun，et al. Design of a high precision digital programmable DC converter based on FPGA[J].Application of Electronic Technique，2017，43(11)：139-142，146.

13、基于FPGA的自適應MIMO-OFDM無線基帶傳輸系統的研究

摘要： 針對自適應MIMO-OFDM無線基帶傳輸系統，提出了一種并行復用的基4-FFT/IFFT算法的FPGA實現方法，并對其中的自適應數字調制、STBC編碼和FFT/IFFT模塊進行了FPGA實現研究和仿真。仿真結果表明，該方法實現了模塊的功能，且性能良好，具有一定的應用價值。

全文鏈接：http://www.viuna.cn/article/3000072691

中文引用格式： 譚凱，彭端. 基于FPGA的自適應MIMO-OFDM無線基帶傳輸系統的研究[J].電子技術應用，2017，43(10)：44-46，51.
英文引用格式： Tan Kai，Peng Duan. Research of adaptive MIMO-OFDM wireless baseband transmission system based on FPGA[J].Application of Electronic Technique，2017，43(10)：44-46，51.

14、基于ADF4351和FPGA的合成頻率源的設計

摘要： 以數字鎖相環ADF4351和Xilinx公司的Spartan-6系FPGA為主要元件設計了一個合成頻率源。重點討論了ADF4351的工作原理、兩者之間的SPI通信過程、電路板的設計過程，并給出了關鍵的控制代碼和性能測試結果。該頻率源具有結構簡單、成本低廉、代碼占用資源少、易于維護和升級等特點，在100~700 MHz的寬頻范圍內可輸出SFDR為40 dB左右的穩定波形。

全文鏈接：http://www.viuna.cn/article/3000072631

中文引用格式： 王晗，程誠，施嘉儒. 基于ADF4351和FPGA的合成頻率源的設計[J].電子技術應用，2017，43(10)：34-38，43.
英文引用格式： Wang Han，Cheng Cheng，Shi Jiaru. Design of a frequency synthesizer based on ADF4351 and FPGA[J].Application of Electronic Technique，2017，43(10)：34-38，43.

15、基于FPGA的高速串行數據收發接口設計

摘要： 針對傳統ADC/DAC應用中采樣數據并行傳輸存在線間串擾大、同步難等問題，設計了一種基于高速串行協議——JESD204B的數據收發接口。以Xilinx公司V7系列FPGA為核心控制單元設計電路，在單通道傳輸速率為6 Gb/s的條件下完成數據收發測試，驗證了傳輸過程中數據的同步性、準確性及整體方案的可行性。設計結果表明，這種串行傳輸方式不僅解決了并行傳輸所帶來的諸多問題，還降低了制板設計時PCB布線的復雜程度、減少了板層數量、節約了成本。

全文鏈接：http://www.viuna.cn/article/3000067258

中文引用格式： 劉安，禹衛東，馬小兵，等. 基于FPGA的高速串行數據收發接口設計[J].電子技術應用，2017，43(6)：48-51.
英文引用格式： Liu An，Yu Weidong，Ma Xiaobing，et al. Design of high-speed serial data transceiver interface based on FPGA[J].Application of Electronic Technique，2017，43(6)：48-51.

16、基于FPGA的極化碼譯碼研究及實現

摘要： 在二進制離散無記憶信道中極化碼可以達到其信道極限容量，并且實現的復雜度較低，這在通信領域無疑是一個重大突破，因此在FPGA中實現極化碼的譯碼有著非常重要的研究意義。首先介紹了SC（Successive Cancellation）譯碼算法，并將該算法的蝶形結構改進為線形結構從而提高了譯碼效率；接著對譯碼算法做了包括最小和譯碼、定點量化和資源共享的改進，以便于在硬件中更容易實現；最后在FPGA中實現了極化碼的譯碼并給出了測試波形以及對不同編碼塊長度的綜合資源進行了對比。實驗結果表明，譯碼的最高頻率可達145 MHz，吞吐率可達36.4 Mbps。

全文鏈接：http://www.viuna.cn/article/3000067130

中文引用格式： 鄧媛媛，卿粼波，王正勇，等. 基于FPGA的極化碼譯碼研究及實現[J].電子技術應用，2017，43(6)：37-40，44.
英文引用格式： Deng Yuanyuan，Qing Linbo，Wang Zhengyong，et al. The research and implementation of polarization code decoding based on FPGA[J].Application of Electronic Technique，2017，43(6)：37-40，44.

17、基于能量攻擊的FPGA克隆技術研究

摘要： 針對FPGA克隆技術展開研究，指出其關鍵問題在于對加密密鑰的攻擊，并以Xilinx公司7系列FPGA為列，討論了采用AES-256 CBC模式解密條件下的攻擊點函數選擇方法，通過單比特功耗模型實施差分能量攻擊，成功恢復了256 bit密鑰。同時，針對不可直接代入密鑰檢驗正確性的問題，設計了一種基于DPA攻擊相關系數極性的檢驗方法，避免了密鑰錯誤引起FPGA錯誤配置，實驗表明，該方法能夠有效消除相關系數的“假峰”現象。

全文鏈接：http://www.viuna.cn/article/3000063978

中文引用格式： 許紀鈞，嚴迎建. 基于能量攻擊的FPGA克隆技術研究[J].電子技術應用，2017，43(4)：47-50.
英文引用格式： Xu Jijun，Yan Yingjian. FPGA cloning technology based on power attack[J].Application of Electronic Technique，2017，43(4)：47-50.

18、基于FPGA的寬頻超聲波電源頻率跟蹤系統設計

摘要： 針對傳統超聲波電源無法驅動及鎖頻不同諧振頻率段的換能器，實現不了寬頻域內的鎖相和頻率跟蹤的問題，設計了一種基于FPGA的具有自動頻率搜索與跟蹤、動態匹配不同諧振頻率換能器的寬頻域超聲波電源。根據換能器的阻抗特性曲線，設計出動態步長的寬頻域頻率搜索方法，快速跟蹤到換能器的諧振頻率，并根據反饋電路的電壓電流相位差，實時調整輸出頻率，鎖定整個系統工作在諧振狀態。實驗結果表明，設計的寬頻域超聲波電源頻率搜索快、跟蹤準，動態匹配換能器適應性好。

全文鏈接：http://www.viuna.cn/article/3000062398

中文引用格式： 蘇文虎，陳迅. 基于FPGA的寬頻超聲波電源頻率跟蹤系統設計[J].電子技術應用，2017，43(3)：59-62.
英文引用格式： Su Wenhu，Chen Xun. Research on frequency tracking system of wide-band ultrasonic power supply based on FPGA[J].Application of Electronic Technique，2017，43(3)：59-62.

19、彩色視頻增強算法關鍵技術FPGA實現

摘要： 隨著視頻設備的高速發展，數字視頻相關應用同樣發展迅速，如監控設備、行車記錄儀以及手機等電子產品。而如今數字視頻圖像增強的算法層出不窮，由于算法的復雜程度比較高，很難滿足實時性這一基本的要求。討論了基于Retinex模型的處理圖像像素以及拉伸尺度可配置的關鍵技術，對關鍵模塊進行實踐以及仿真，最后將其通過FPGA實現（Vertex-5），系統時鐘125 MHz，可以滿足30 f/s的(2 000×2 048)像素的圖像。

全文鏈接：http://www.viuna.cn/article/3000055558

中文引用格式： 楊學博，李磊，陳光拓. 彩色視頻增強算法關鍵技術FPGA實現[J].電子技術應用，2016，42(11)：37-39，43.
英文引用格式： Yang Xuebo，Li Lei，Chen Guangtuo，et al. Key technology of color video enhancement algorithm and FPGA implementation[J].Application of Electronic Technique，2016，42(11)：37-39，43.

20、基于ARM與FPGA的便攜式GNSS信號采集回放系統設計

摘要： 設計了一種基于ARM與FPGA的便攜式GNSS導航信號采集回放系統。該系統可采集復雜情況下的導航衛星信號，并且增益可控，為導航接收機測試提供了特定的信號源。系統將導航衛星信號經射頻電路轉換為數字中頻信號，通過FPGA處理后保存至SATA硬盤。ARM處理器作為監控端發送指令至FPGA，控制FPGA進行數據采集與回放，同時接收監控接收機串口發送的報文，提取載噪比信息，并繪制載噪比柱狀圖。該系統ARM端基于嵌入式Linux系統開發，采用Qt4設計用戶圖形界面，可擴展及可移植性強，為系統的后續開發提供了保障。實驗結果表明，該系統信號質量滿足要求，ARM監控端數據處理時間在200 ms～500 ms之間，實時性良好。

全文鏈接：http://www.viuna.cn/article/3000054584

中文引用格式： 張婉明，李琦，李金海，等. 基于ARM與FPGA的便攜式GNSS信號采集回放系統設計[J].電子技術應用，2016，42(10)：58-61.
英文引用格式： Zhang Wanming，Li Qi，Li Jinhai，et al. Design of portable GNSS signal capture and playback system based on ARM and FPGA[J].Application of Electronic Technique，2016，42(10)：58-61.

21、基于多片FPGA的FHDS衛星測控信號捕獲設計

摘要： 多片FPGA組成的星形系統可解決跳頻和直接序列混合擴頻（FHDS）衛星測控信號大時延差高動態條件下的快速捕獲問題。捕獲搜索時采用1“主”+N“副”形式的Multi-FPGA組分時進行多普勒搜索，主FPGA實現捕獲控制和快速解跳解擴，其余N片FPGA實現碼片以下時間差的精細搜索和相干累積。針對信號體制和捕獲性能需求，所有芯片均采用Xilinx公司的基于RAM的XQR4VFX系列。本設計解決了單片宇航級FPGA資源受限條件下復雜捕獲問題，具有FPGA配置文件數目少、成本低、功耗低的優點。

全文鏈接：http://www.viuna.cn/article/3000053171

中文引用格式： 陳嘯，李廣俠，李志強，等. 基于多片FPGA的FHDS衛星測控信號捕獲設計[J].電子技術應用，2016，42(7)：72-75.
英文引用格式： Chen Xiao，Li Guangxia，Li Zhiqiang，et al. Multi-FPGA acquisition of FHDS satellite TT&C signal[J].Application of Electronic Technique，2016，42(7)：72-75.

22、基于FPGA的SCL譯碼算法優化與設計

摘要： 由于極化碼被指出在二進制離散無記憶信道中具有實現其極限容量的理論性能，近年來極化碼在通信領域的貢獻日漸凸顯。極化碼的譯碼系統可采用軟件或者硬件方式實現，其中使用軟件方式時譯碼效率受限于CPU的串行處理模式，因此在具有并行工作模式的FPGA上進行極化碼的譯碼實現對于通信系統來說具有非常大的意義。首先介紹了極化碼的SCL譯碼算法；然后針對該算法進行優化從而提高譯碼效率，以及針對該算法在FPGA上的實現進行了定點量化的改進；最后對譯碼器進行硬件仿真，以及在FPGA上進行了實現與性能分析。實驗結果表明該譯碼器在碼長為512時譯碼最高頻率為143.988 MHz，吞吐率為28.79 Mb/s。

全文鏈接：http://www.viuna.cn/article/3000094610

中文引用格式： 廖海鵬，卿粼波，滕奇志，等. 基于FPGA的SCL譯碼算法優化與設計[J].電子技術應用，2018，44(12)：1-4，8.
英文引用格式： Liao Haipeng，Qing Linbo，Teng Qizhi，et al. The optimization and design of SCL decoding algorithm based on FPGA[J]. Application of Electronic Technique，2018，44(12)：1-4，8.

23、AVS 3D實時解碼器在 FPGA/SoC平臺上的設計與實現

摘要： AVS(audio video coding standard)工作組針對3D視頻提出了雙目立體視頻編解碼方案。以AVS雙目拼接算法為核心，通過FPGA硬件加速模塊完成雙目立體ES流的語法元素解析，與SoC開發板Xilinx ZYNQ 7020協同工作，創新性地在FPGA/SoC協同平臺上實現了AVS 3D實時解碼器。

全文鏈接：http://www.viuna.cn/article/3000003659

中文引用格式：任鵬飛,于鴻洋.AVS 3D實時解碼器在FPGA/SoC平臺上的設計與實現[J].電子技術應用,2015,41(05):28-31.

24、基于FPGA的AXI4總線時序設計與實現

摘要： 針對AXI4總線設備之間的高速數據傳輸需求，根據AXI4總線協議，設計實現了一種基于FPGA的AXI4總線讀寫時序控制方法。以FPGA為核心，采用VHDL語言，完成了滿足AXI4總線協議的讀猝發方式數據傳輸和寫猝發方式數據傳輸時序控制模塊的設計。利用FPGA內部嵌入式系統提供的高性能數據傳輸接口完成AXI4時序控制模塊的功能驗證。實際應用表明，依據提出的設計方法實現的讀寫時序控制模塊能夠滿足AXI4總線協議規定的時序關系，實現數據的高速正確傳輸，總線數據傳輸速率能夠達到1.09 GB/s。

全文鏈接：http://www.viuna.cn/article/3000005491

中文引用格式：馬飛,劉琦,包斌.基于FPGA的AXI4總線時序設計與實現[J].電子技術應用,2015,41(06):13-15+19.

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